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Re: 请教C语言和Verilog HDL混合方针的EDA工具(0)
2003-08-15 原帖已删除|2003-08-15 cnspy
Re: verilog一问 (转载)(1)
2003-08-15 原帖已删除|2003-08-15 cnspy
help~~门级仿真中sdf的诡异错误(2)
2003-08-15 richer|2003-08-15 Cadence
Re: 请大侠介绍点AHB总线的上的验证资料(0)
2003-08-15 原帖已删除|2003-08-15 hibasten
有人用过system generator for dsp吗 (转载)(0)
2003-08-15 manuu|2003-08-15 manuu
Re: 偶有个问题，欢迎大家解答(1)
2003-08-15 原帖已删除|2003-08-15 toctory
关于综合的2个小问题(5)
2003-08-13 februni|2003-08-14 bravecicada
Re: how to specify clk in sub block with synopsys?(0)
2003-08-14 原帖已删除|2003-08-14 jlq
Apollo时钟树综合一问(1)
2003-08-13 laily|2003-08-13 freelife
请教一个模拟运放的问题(2)
2003-08-12 eester|2003-08-13 considerate
Re: 请教一个双积分成为位移的问题(0)
2003-08-13 原帖已删除|2003-08-13 prc
如何指定模块内部的信号为时钟阿？(2)
2003-08-13 twang|2003-08-13 twang
Re: about cadence soft(0)
2003-08-13 原帖已删除|2003-08-13 brumby
A question about design rule(5)
2003-08-11 yangtze|2003-08-12 m8d
Re: 为什么n输入nand比n输入的nor快呢？(1)
2003-08-12 原帖已删除|2003-08-12 SchoolMaster
Re: 求资料(0)
2003-08-12 原帖已删除|2003-08-12 SchoolMaster
请问综合出来产生ASSIGN是怎么回事？(5)
2003-08-12 hovercraft|2003-08-12 melonpy
Re: 请教：apollo/astro中的命令前缀(1)
2003-08-12 原帖已删除|2003-08-12 toctory
Re: 请问rectilinear cell是指的什么啊(0)
2003-08-12 原帖已删除|2003-08-12 parachute
Re: 那里有dracula reference的文档？(1)
2003-08-11 原帖已删除|2003-08-11 philewar
Re: 版图设计的大牛看过来(0)
2003-08-11 原帖已删除|2003-08-11 philewar
Re: 一个与门输出去驱动128个门输入，怎么考虑尺寸呢？(0)
2003-08-09 原帖已删除|2003-08-09 SchoolMaster
Re: 求cadance 数字仿真LDV3。4(0)
2003-08-08 原帖已删除|2003-08-08 module
Re: 请问全差分运放的模拟(2)
2003-08-08 原帖已删除|2003-08-08 prc
Re: 问：工作站的一个问题(2)
2003-08-08 原帖已删除|2003-08-08 prc
Re: SE得到的GDS文件如何得到可以用来进行电路仿真的网表(1)
2003-08-08 原帖已删除|2003-08-08 herox
Re: 问一个fold/interpolate adc 的问题(0)
2003-08-07 原帖已删除|2003-08-07 kejian
Re: 关于cmos模拟集成电路设计中的k值计算(2)
2003-08-07 原帖已删除|2003-08-07 dafaa
Re: 请问：DC综合输出延时SDF的格式(0)
2003-08-07 原帖已删除|2003-08-07 Cadence
Re: 请问EE的重要国际学术会议有哪些啊？(0)
2003-08-07 原帖已删除|2003-08-07 prc