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VERILOG里面有没左右移位自动补1的符号？(6)
2010-11-03 feitengyu|2014-06-25 xingweih
high level synthesis （HLS）发展如何呢(8)
2014-06-19 tomo007|2014-06-25 hondrous
关于AD芯片的采样控制(6)
2014-06-17 kongxu|2014-06-24 kongxu
Re: 个人基于FPGA的51单片机设计(17)
2014-06-23 原帖已删除|2014-06-23 flyfish27
这玩意儿我用CAM和BRAM都实现过(1)
2014-06-22 原帖已删除|2014-06-22 report
DE4开发板读写SD卡或者U盘的小活(30)
2011-05-17 nextsecond|2014-06-22 report
求问如何评估fpga的功耗？(2)
2014-06-21 studygoodat|2014-06-21 studygoodat
求破解EPLD的高手(1)
2014-06-20 innovative|2014-06-21 hotland
[求助]大神进来回答一个问题（只有大神才能回答的问题）(1)
2014-06-20 CGGUANG|2014-06-21 hotland
关于GTX结构问题(1)
2014-06-12 ente|2014-06-20 bobzengtao
求助单片机开发能人(0)
2014-06-20 bjztkr|2014-06-20 bjztkr
请问，开发板关税税率多少(4)
2014-06-19 quenii|2014-06-20 intron
版面积分变更记录(0)
2014-06-18 deliver|2014-06-18 deliver
[求助]FPGA的IO输出问题(28)
2014-06-05 weilyw|2014-06-18 weishujun
[问题]用Virtex5控制NANDFlash芯片出现的问题：R/B信号一直无变(5)
2012-11-12 Mike203|2014-06-17 yuge2014
inout这么赋值，为什么被强拉至高电平？？(9)
2014-05-16 mcysl|2014-06-17 coldeyecold
fpga接显示屏有什么方案么(22)
2014-06-13 zhoujun315|2014-06-17 coldeyecold
Altera DDR2的CKE管脚一直为低电平怎么回事呢？(1)
2014-06-17 mcysl|2014-06-17 mcysl
[求助]FPGA输入引脚设置(1)
2014-06-16 jing880311|2014-06-17 Norman
SDR SDRAM诡异问题请教(20)
2014-06-13 Jephen|2014-06-16 Jephen
[求助]请问一下Quartus的里VHDL的inout管脚(2)
2014-06-15 yinlian|2014-06-16 yinlian
[求助]这样的关键路径如何优化(1)
2014-06-12 daxuelangren|2014-06-14 gwdy
[求助]一般去哪里找开源的IP设计啊？谢谢了。(2)
2014-06-13 flourish|2014-06-13 flourish
增量编译(0)
2014-06-13 zhoujun315|2014-06-13 zhoujun315
spartan6 FPGA 里时钟最快能跑到多少？(9)
2014-06-09 zzlthuscu|2014-06-12 bobzengtao
版面积分变更记录(0)
2014-06-11 deliver|2014-06-11 deliver
xilinx ucf文件gtp引脚约束(2)
2014-06-09 ente|2014-06-10 InterRonaldo
谁记得共享free verilog ip的网站？(3)
2014-06-10 sanxineryi|2014-06-10 leonqin
招DSP开发人员，扩频通信方向(1)
2014-06-10 godjohsn|2014-06-10 imlaohe
请问 xilinx Vertex 5 的SRIO 核有免费的么？(0)
2014-06-09 dingdongbell|2014-06-09 dingdongbell