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职位描述
与团队合作编写设计文档；
各级RTL编写，DFT，集成与功能验证；
指导junior工程师，带领团队协同完成任务
岗位要求
5年以上设计经验，熟练使用Verilog,VHDL, System Verilog 等设计语言；
熟悉时序制约定义和逻辑综合；
PPA分析与优化；
了解ARM、RISC-V指令集、CPU体系架构、存储器分级体系有所；
熟悉各类第三方IP及接口；
较强的脚本编写能力；
有加速器设计经验优先，有HLS相关经验优先，有车规芯片经验优先。
所发职位不全，手上职位非常多，欢迎咨询！
电话：18519274080
微信号：Brylin1991
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