- 主题:需要做VLIW优化的客户,可以联系本人。最多4条指令并发。交付汇
需要做VLIW优化的客户,可以联系本人。最多4条指令并发。交付汇编源码。
支持带DSP指令特性的芯片架构。
ADI-SHARC ADI-TIGHERSHARC TI-C6000 QTI-HEXAGON
vx:13609014686
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不是手写的。
【 在 oBigeyes 的大作中提到: 】
: 上古技术了
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VLIW技术并不上古,只是匹配的编译器不给力,发挥不出应有效率。
高通从ARM处购买架构授权,将其改造为VLIW版的ARM。
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整个编译器实现。
【 在 philbloo 的大作中提到: 】
: 你是做编译器后端的优化,还是手写汇编?
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我没有CEVA指令集文档。要付费客户才有文档。
【 在 Jeminy 的大作中提到: 】
: 我见过有人做CEVA-DSP的软件优化,最多是8条VLIW,交付的是Intrinsic C。
: 消费电子场景的确不多见了,可能还有些Cadence HIFI系列的优化可以做。
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高通Hexagon应该不算老。
【 在 Qlala 的大作中提到: 】
: 主要说的是你提的平台都是上古的东西了
: 只怕除了军工没人用了
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AR/VR SnapDragon里面也有。
【 在 Qlala 的大作中提到: 】
: 很好奇Hexagon都用在什么场景
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这类东西做起来没完没了。可以根据应用设计优化策略的组合。
【 在 philbloo 的大作中提到: 】
: 我跟你做的比较接近 我写的编译器的 target 是 verilog,但跟你的目的是一样的,尽量少的 memory port access ,最大的并行,编译中可能需要 schedule 。难度挺大,也比较有意思。难的点在于要做 trade off 的地方很多,比较容易做成玄学。用不用 SMT solver,在什么时候用,schedule 跟 coloring 是结合起来做还是分开做,coalescing 做到多激进,这些问题跟具体的应用关系很大,要做一个比较通用的后端优化不太现实。说实话做久了还是有点疲了。
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